一种缩短循环码纠错译码算法的集成电路实现方法及电路<%=id%>

分类号： H03M13/15
颁证日：
优先权：
申请(专利权)人：华为技术有限公司
地址： 518057广东省深圳市南山区科技园科发路1号华为用服中心大厦
发明 (设计)人：何志阔
国际申请：
国际公布：
进入国家日期：
专利代理机构：
代理人：
摘要
　本发明涉及一种缩短循环码纠错译码算法的集成电路实现方法及电路，其包括如下步骤：a、由伴随式计算单元根据输入码字R(x)计算伴随式S(x)；b、将所述的各个伴随式S(x)分别送入相应的伴随式修正单元进行修正，得到修正后的伴随式系数P(x)；c、将所述各个伴随式系数P(x)输入错误位置定位单元，根据条件判别式分析判断，在错误发生的地方错误位置定位单元输出纠错比特E(x)；d、将所述的纠错比特E(x)和通过K级缓冲器的信息码元R(x)进行异或运算，输出纠错后的码元V(x)。其电路包括缓存器、若干伴随式S(x)计算单元、相应的伴随式修正单元、异或运算电路以及一个错误位置定位单元。
主权项
　权利要求书 1、一种高效BCH译码算法的ASIC实现方法，其特征在于包括如下步骤： a、由伴随式计算单元根据输入码字R(x)计算伴随式S(x)； b、将步骤a所述的各个伴随式S(x)分别送入相应的伴随式修正单元进行修正，得到修正后的伴随式系数P(x)； c、将步骤b所述的各个伴随式系数P(x)输入错误位置定位单元，根据条件判别式如P13(1+P1+P13)+P3(1+P1+P12+P13+P3)+P5(1+P1)＝0分析判断，在错误发生的地方错误位置定位单元输出纠错比特E(x)； d、将步骤c所述的纠错比特E(x)和通过K级缓冲器的信息码元R(x) 进行异或运算，输出纠错后的码元V(x)。

设为首页 | 加入收藏 | 广告服务 | 友情链接 | 版权申明